Asus P5LD2-V - Manuel (Page 89)

ASUS P5LD2-V 4-27
Advanced Chipset Settings
Configure DRAM Timing by SPD [Enabled]
Lorsque cet élément est activé, les paramètres de timing de DRAM sont
réglés en fonction du SPD de la DRAM (Serial Presence Detect). Désactivé,
vous pouvez régler les paramètres de timings DRAM à la main via les sous-
élements. Les sous-éléments suivants apparaissent lorsque cet élément est
passé sur Disabled. Options de configuration: [Disabled] [Enabled]
DRAM CAS# Latency [5 Clocks]
Contrôle la latence entre la commande de lecture SDRAM et le temps
auquel la donnée devient effectivement disponible.
Options de configuration:[6 Clock] [5 Clocks] [4 Clocks] [3 Clocks]
DRAM RAS# Precharge [4 Clocks]
Contrôle les périodes dʼinactivité après avoir envoyé une commande
précharge à la DDR SDRAM. Options de configuration: [2 Clocks] [3
Clocks] [4 Clocks] [5 Clocks] [6 Clocks]
DRAM RAS# to CAS# Delay [4 Clocks]
Contrôle la latence entre la commande active de la DDR SDRAM et la
commande lecture/écriture. Options de configuration: [2 Clocks] [3
Clocks] [4 Clocks] [5 Clocks] [6 Clocks]
DRAM RAS# Activate to Precharge Delay [15 Clocks]
Options de configuration: [4 Clocks] [5 Clocks] ~ [18 Clocks]
DRAM Write Recovery Time [4 Clocks]
Options de configuration: [2 Clocks] [3 Clocks] [4 Clocks] [5 Clocks]
[6 Clocks]
4.4.5 Chipset
Le menu chipset vous permet de modifier les paramètres avancés du chipset.
Choisissez un élément et pressez <Entrée> pour afficher le sous-menu.
Select Screen
Select Item
+- Change Option
F1 General Help
F10 Save and Exit
ESC Exit
Advanced Chipset Settings
Configure DRAM Timing by SPD [Enabled]
Hyper Path 3 [Auto]
Booting Graphic Adapter Prio [PCI Express/IntVGA]
Internal Graphics Mode Select [Enabled, 8MB]
Graphics Memory Type [Auto]
PEG Buffer Length [Auto]
Link Latency [Auto]
PEG Root Control [Auto]
PEG Link Mode [Auto]
Slot Power [Auto]
High Priority Port Select [Disabled]
Enable or disable
DRAM timing.